PCBの層数がシグナルインテグリティと信号品質に与える影響
多層PCBのシグナルインテグリティ問題は、回路図にはほとんど現れない。それらは実験室で現れる。完璧にシミュレーションされた基板が10 Gbpsでビットエラーを出し始めたとき、または「実績のある」スタックアップがサプライヤー変更後に突然EMIテストに失敗したときである。10年以上にわたってスタックアップをレビューし、製造現場で顧客の質問に対応してきた経験から言えることは、ほとんどのシグナルインテグリティ障害は3つのことに起因する。非現実的なスタックアップ、無視されたインピーダンス公差、および後回しにされた電源供給設計である。
本ガイドでは、シミュレータ内だけでなく、実際の生産で何が問題になるかを解説し、次回の基板に適用できるスタックアップと配線のフレームワークを提供する。
多層PCBのシグナルインテグリティが実際に依存するもの
多層PCBのシグナルインテグリティは、3つの結合変数に集約される。基準プレーンの配置、層間の誘電体の一貫性、およびすべての高速ネットのリターンパス連続性である。教科書ではこれらを別々のトピックとして扱う。製造現場では、単一の積層プレスサイクルがこれらすべてを同時に決定するため、同じ問題を異なる角度から見たものである。
信号配線は、その直上または直下に連続的で中断のない基準プレーンがある場合にのみ、制御伝送線路として動作する。その基準をスロット、ビアフィールド、またはプレーン分割で破ると、配線幅がどれほど注意深く計算されていても、インピーダンス不連続が発生する。
スタックアップ計画：ほとんどの設計が間違えるポイント
入荷するガーバーレビューで最もよく見られる誤りは、メーカーが在庫する実際の誘電体材料に対して検証されたことのないスタックアップである。設計者は一般的なDk 4.0に基づいて50オームを指定するが、ショップが実際に在庫するラミネートはパネル全体、バッチごとにDk 3.8〜4.2で変動する。この5〜8%の変動だけで、エッチング公差を考慮する前に「50オーム」の配線が46または53オームに押し上げられる可能性がある。
生産でインピーダンスを維持するスタックアップには、逐次的ではなく、3つの要素を連動して確定する必要がある。
対称的な層配置。非対称スタックアップは積層中に反る。400 mmパネルでは、内層の位置合わせを1 mil以上ずらすのに十分な反りが生じる可能性があり、差動ペア間隔がわずか4 milの場合に問題となる。
すべての高速信号の2層以内への基準プレーン配置。DDR4またはPCIeを伝送する典型的な8層基板では、以下を推奨する。L1信号（高速、L2を基準）、L2グランド、L3信号（L2およびL4を基準）、L4電源、L5グランド、L6信号、L7グランド、L8信号（L7を基準）。
電流伝送層の銅重量の一貫性。レールあたり3Aを超える基板で1 oz未満の電源プレーンは、明らかな電源障害ではなく、隣接する信号層にジッタとして現れる電圧降下を引き起こす。
12層、16層、またはそれ以上の層数に進む基板では、同じ対称性と基準プレーンのルールが適用される。単にバランスを取る層ペアが増えるだけである。PCBgogoの製造ラインは、Shengyi TechnologyおよびKingboardラミネートを使用して最大40層までのスタックアップをサポートしている。層数が多いほど自動的にシグナルインテグリティが向上するわけではない。メーカーが使用する特定の材料セットに対してスタックアップがレビューされていない場合、バランスの取れていないプレスサイクルの機会が増えることを意味する。
インピーダンス制御：シミュレーションとエッチングラインのギャップ
フィールドソルバーは、理想的なエッチングを想定して目標インピーダンスの配線幅を算出する。実際の銅は台形断面でエッチングされ、上部が基部よりも狭くなり、テーパの程度は銅厚とショップが使用する特定のエッチング化学に依存する。これが、同じガーバーファイルでも、同じとされるスタックアップであっても、2つの異なる工場でわずかに異なるインピーダンス結果が生じる理由である。
設計時に考慮すべき実用的な公差：
シングルエンド制御インピーダンス：現実的な製造公差として±10%を計画すること。初期シミュレーションで想定される±5%ではない。
差動ペア：5 Gbps以上の信号では、ペア内の長さミスマッチを5 mil未満に保つこと。スキューはコモンモードノイズに直接変換され、EMIとして放射されるためである。
シミュレーションのみに依存するのではなく、必ず製造ロットとともにクーポンベースのインピーダンステストレポートを要求すること。実際のパネルでのTDR測定値のみが、設計したものではなく、出荷したものを確認する唯一の方法である。
電源インテグリティはシグナルインテグリティである
このセクションはほとんどのガイドが省略する部分であり、最も多くの現場障害を引き起こす部分である。ノイズの多い電源プレーンは、誘電体を通じて隣接する信号層に直接結合し、そのプレーン上のすべての配線が依存する基準を劣化させる。
リリース前に筆者がすべての高速基板で実行する3つのチェック：
各IC電源ピンから100 mil以内へのデカップリングコンデンサ配置。ビアからパッドまでの距離は、マウンティングインダクタンスが数百MHz以上でのコンデンサの効果を打ち消さないように十分に短く保つ。
隣接する電源層とグランド層間のプレーンキャパシタンス。それらの間に薄い誘電体（3〜4 mil）を使用して、ディスクリートコンデンサでは到達できない高周波デカップリングを提供する。
プレーン分割部とコネクタ遷移部周辺のビアステッチ。リターン電流に低インダクタンス経路を提供し、不連続部を迂回させる代わりとする。
製造現場で繰り返し見られる誤り
実際の材料データシートではなく一般的なDk値を信頼する。すべてのラミネートサプライヤーは特定のテスト周波数でのDkを公開している。1 MHzのDk値を使用して10 GHz信号のインピーダンスを計算すると、毎回間違った答えになる。
バックドリルなしで高速差動ペアをビア遷移に通す。残された未使用スタブはスタブ共振器として機能し、設計対象の周波数よりもはるかに低い周波数で信号反射を引き起こす可能性がある。
高速配線下での「ノイズ分離」のためにグランドプレーンを分割する。これはPCB設計で最も根強い神話の一つである。信号下のプレーン分割は、リターン電流にギャップ周辺のより長い経路を強制し、ループインダクタンスと放射エミッションを低減するどころか増加させる。
試作のコスト削減のためにインピーダンスクーポンテストをスキップする。これはほとんどの場合、後日再設計において、クーポンテストの前払いコストよりもはるかに多くのコストがかかる。
スタックアップリリース前の実践的チェックリスト
以下のチェックリストをリリース前に実行する。
メーカーに実際のラミネートDkと誘電正接を確認する。一般的な参考値ではない。
すべての高速信号が1層以内に連続した基準プレーンを持っていることを確認する。
理想的なシミュレーションではなく、生産のエッチング能力に基づいて差動ペア公差を設定する。
デカップリングとプレーンキャパシタンスを別々の設計パスではなく、一緒に計画する。
すべての試作および生産ロットでインピーダンスクーポンテストデータを要求する。
ラインを最初から最後まで自社運営するメーカーと協力することで、このチェックリストを完了しやすくなる。スタックアップレビュー、積層、インピーダンステストが複数のベンダーに分割されるのではなく、同一施設内で行われるためである。PCBgogoの工場はこれを社内で処理しており、インピーダンス検証の品質を犠牲にすることなく、24時間迅速オプションを含むスタックアップ依存基板の迅速な納期を実現できる理由の一つである。
よくある質問（FAQ）
良好なシグナルインテグリティには何層必要ですか？
層数は配線密度と基準プレーンの必要性によって決まり、シグナルインテグリティのみによって決まるわけではない。強固なグランドプレーンを持つ4層基板は、不適切に積層された8層基板よりも優れた性能を発揮できる。現在の層数で連続的な基準を維持できない場合に層を追加するのであり、その前に追加するのではない。
インピーダンス公差は実際にどの程度重要ですか？
5 Gbps未満のほとんどのデジタルインターフェースでは、±10%で実用可能である。それを超える場合、特にPCIe Gen4/5やDDR5では、より厳格な制御とクーポンテストが、信号マージンの限界を回避するために必要になる。
製造後にシグナルインテグリティ問題を修正できますか？
一部は可能である。ステッチングコンデンサやフェライトビーズの追加は限定的な修正を提供する。スタックアップと基準プレーンの問題は一般に製造後には修正できず、再設計が必要である。
高層数の基板は自動的にシグナルインテグリティが向上しますか？
そうとは限らない。基準を正しく配置する設計自由度は高まるが、それはその層数に対してスタックアップが意図的に計画されている場合のみである。
まとめ
多層PCBのシグナルインテグリティは、レイアウトの後処理ではなく、スタックアップ段階で勝負が決まる。基準プレーン、インピーダンス公差、電源供給を統合された一つの決定として扱い、メーカーの実際の材料データに対して検証し、シミュレーションのみではなくクーポンテストで確認すること。その規律こそが、紙の上で機能する基板と現場で機能する基板を分けるものである。
