PCB設計および製造の現場において、短絡不良はエンジニアやメーカーにとって最も厄介なトラブルの1つです。では、PCB設計が原因となる短絡はどのように発生するのでしょうか。設計段階で検出することは可能なのでしょうか。また、どのように体系的に予防すべきなのでしょうか。本記事では、その答えを分かりやすく解説します。

1．原因を突き止める：PCB設計段階に潜む短絡リスク

ケース1：異なるネットの銅箔が導通してしまう

事例説明
左側のビアは第2層で電源(?)ネットに接続されており、右側のビアは電源(＋)ネットとして手動で銅箔配線が行われていました。その結果、電源(＋)と電源(?)の銅箔領域が重なり、短絡が発生しました。

根本原因
1）電源(＋)と電源(?)ネットに対して、異なるクリアランスルールを設定していなかった。
2）手動銅箔作成時に、電源(＋)ネットの銅箔が誤って電源(?)ネット領域を覆ってしまった。

手動での銅箔配置によって異なるネット（例：電源とGND）が誤って接続された場合、多くのEDAツール（Altium Designer、Cadence、PADSなど）では、DRC（設計ルールチェック）によりエラーとして検出されます。しかし、以下の条件では見逃される可能性があります。

1）「Polygon Pour（自動銅箔）」ではなく「Fill（実体塗り）」を使用した場合、すべてのオブジェクトを無条件で覆うため、短絡してもDRCが検出しない。
2）DRC設定が不適切、またはオンラインDRCが無効で、クリアランス値が小さすぎる場合。
3）配線に電気属性を持たない2D線分を誤って使用した場合。DRCではネット認識されず、Gerber出力時に短絡となる可能性があります。

ケース2：異なるネットのビアが重なっている

根本原因
左側のビアはBottom層でGNDネットに接続され、中間のビアはTop層でVCCネットに接続されています。両者の孔壁位置が重なり、孔壁を介して電源とGNDが直接短絡しました。

ケース3：中間層でのアイソレーション不足

根本原因
ビアは第1層と第4層を接続していますが、第2層と第3層でクリアランスが設定されておらず、異なるネットの銅箔と導通してしまいました。

ケース4：安全クリアランス未設定

根本原因
ビアと配線、または銅箔との間に最小クリアランスが設定されておらず、設計段階から物理的な接触リスクが存在し、製造後に短絡が発生しました。

ケース2、3、4はいずれもDRCチェックが有効化されていなかったことが共通原因です。レイアウト設計時にDRCを有効にし、最小クリアランスを設定していれば、線と線、ビアとビア、ビアと配線、ビアと銅箔の組み合わせすべてでエラーが表示され、修正を促すことができます。

2．未然防止：PCB設計における防護策

1）設計初期段階：製造プロセス理解とルール設定

設計開始前に基板メーカーの製造能力を正確に把握することが重要です。最小線幅、最小線間、最小ランドリング幅、最小穴径などの仕様を確認し、設計ルールは必ずメーカーの限界能力以上に設定する必要があります。

2）配線段階：設計習慣と可視化チェック

1）鋭角配線の回避
135度以上の鈍角、または円弧配線を採用し、エッチング工程で発生する「アシッドトラップ」による銅残りを防止します。
2）ティアドロップの適切な使用
接続強度を高める効果がありますが、高密度エリアでは他配線との間隔不足に注意が必要です。
3）ネットハイライト確認
VCCやGNDなどの電源ネット、クロックや差動信号などの重要ネットをハイライト表示し、層ごとに銅箔範囲、配線経路、接続関係を確認することで、意図しない導通を直感的に発見できます。

3）ルール検証：DRCとDFM解析

1）DRCチェック
すべてのオブジェクト組み合わせ（線-線、線-パッド、パッド-パッド、ビア-ビア、ビア-銅箔など）をカバーするクリアランスルールを設定し、ネット種別ごとに最小間隔を定義します。また、Via to Via専用ルールを設定し、異なる穴径間の最小距離を明確にすることで、ビア重なりによる短絡を防止します。
2）DFM解析
DFM（製造性解析）ツールを使用して、設計データやGerberファイルを再チェックすることで、DRCとは異なる視点から問題を発見できる場合があります。

PCB設計における短絡対策は、最終段階のDRCチェックだけに依存するべきではありません。設計ルールによる制御、日常的な設計習慣、そして人の目による確認を組み合わせた「全工程型の対策」が、短絡リスクを最小限に抑える鍵となります。